CRC
CRC Tool PWA
Easics-style CRC Verilog Generator + Trial Compute
PWA 狀態：檢查中
輸入設定
預設 CRC
自訂
CRC-8 / 0x07
CRC-16/IBM / 0x8005
CRC-16/CCITT-FALSE / 0x1021
CRC-32/IEEE / 0x04C11DB7
CRC-32C Castagnoli / 0x1EDC6F41
CRC 寬度
8
16
32
Polynomial（Hex，低 n 位）
Data 寬度（bits）
Bit Order
MSB-first
LSB-first
Verilog 輸出樣式
function
module
assigns
RefIn
預設 OFF
RefOut
預設 OFF
多項式顯示
-
試算
開啟時 Data 寬度會依 Hex 自動換算
Data（Hex）
自動 Data 寬度 = 64 bits
預設與原 Windows/Python 工具一致：MSB-first、RefIn/RefOut OFF、Init=0x0000、Final XOR=關。RefIn 在本工具中作為位元輸入反射選項；未勾選時即為原本預設行為。
Generate
Copy Verilog
Download .v
Clear
Ready
輸出
newcrc = f(Data, crc)
Trial CRC
-
Data Width
-
Polynomial
-